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xilinx FPGA中有两个时钟输入时候,如何约束他们?
xilinx FPGA中有两个时钟输入时候,如何约束他们?
2025-05-21 04:11:18
推荐回答（1个）
回答（1）：
从语法来看应该没问题。输入的时钟约束好频率和位置就可以了。
关键是你要从datasheet上确定约束的这两个引脚确实是时钟的输入。
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